一、電子系統(tǒng)設(shè)計(jì)面臨的挑戰(zhàn)

            隨著系統(tǒng)設(shè)計(jì)的復(fù)雜性和整合度的大規(guī)模提高，電子系統(tǒng)設(shè)計(jì)師們從事100MHZ以上的電路設(shè)計(jì)，總線(xiàn)的工作頻率也達(dá)到了或超過(guò)了50MHZ，有的超過(guò)了100MHZ。目前約50%的設(shè)計(jì)時(shí)鐘頻率超過(guò)50MHz，約20%的設(shè)計(jì)主頻率超過(guò)120MHz。

系統(tǒng)工作在50MHz時(shí)，會(huì)產(chǎn)生傳輸線(xiàn)效應(yīng)和信號(hào)的完整性問(wèn)題，系統(tǒng)時(shí)鐘達(dá)到120MHz時(shí)，除非使用高速電路設(shè)計(jì)知識(shí)，否則基于傳統(tǒng)方法設(shè)計(jì)的PCB無(wú)法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采用的設(shè)計(jì)手段。只有使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過(guò)程的可控性。

        二、什么是高速電路

            數(shù)字邏輯電路的頻率達(dá)到或超過(guò)45MHZ~50MHZ時(shí)，該頻率以上的電路占整個(gè)電子系統(tǒng)的一定量(例如1/3)，被稱(chēng)為高速電路。

事實(shí)上，信號(hào)邊緣的諧波頻率高于信號(hào)本身的頻率，是信號(hào)快速變化的上升邊緣和下降邊緣(或信號(hào)的跳躍)引起信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常，如果線(xiàn)路傳播延遲超過(guò)1/2數(shù)字信號(hào)驅(qū)動(dòng)器的上升時(shí)間，則認(rèn)為這種信號(hào)是高速信號(hào)，產(chǎn)生傳輸線(xiàn)效果。

信號(hào)的傳發(fā)生在信號(hào)狀態(tài)變化的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)器到接收器經(jīng)過(guò)一定的時(shí)間，如果傳輸時(shí)間1/2的上升或下降時(shí)間，接收器的反射信號(hào)在信號(hào)變更狀態(tài)前到達(dá)驅(qū)動(dòng)器。相反，反射信號(hào)在信號(hào)變更狀態(tài)后到達(dá)驅(qū)動(dòng)終端。如果反射信號(hào)強(qiáng)，疊加的波形可能會(huì)改變邏輯狀態(tài)。

        三、高速信號(hào)的確定

            以上定義了傳輸線(xiàn)效應(yīng)的前提條件，那么怎么知道線(xiàn)延遲是否超過(guò)1/2驅(qū)動(dòng)終端的信號(hào)上升時(shí)間？一般來(lái)說(shuō)，信號(hào)上升時(shí)間的典型值能夠 通過(guò)設(shè)備手冊(cè)提供，信號(hào)的傳播時(shí)間由PCB設(shè)計(jì)的實(shí)際布線(xiàn)長(zhǎng)度決定。

            PCB板上每個(gè)單英寸的延遲為0.167ns。如果有更多的孔，更多的設(shè)備管腳和更多的網(wǎng)絡(luò)線(xiàn)上設(shè)置的約束，延遲將增加。一般地，高速邏輯器件的信號(hào)上升時(shí)間約為0.2ns。如果板上有GaAs芯片，那么最大布線(xiàn)長(zhǎng)度為7.62mm。

Tr設(shè)置為信號(hào)上升時(shí)間，Tpd延遲信號(hào)線(xiàn)的傳播。Tr≥4Tpd時(shí)，信號(hào)會(huì)落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號(hào)會(huì)落在不確定區(qū)域。Tr≤2Tpd時(shí)，信號(hào)會(huì)落在問(wèn)題區(qū)域。落在不確定區(qū)域和問(wèn)題區(qū)域的信號(hào)應(yīng)采用高速布線(xiàn)方法。

        四、傳輸線(xiàn)

            PCB板上的布線(xiàn)能夠 等效串聯(lián)和并聯(lián)的電容器、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值為0.25-0.55ohms/foot，由于絕緣層，并聯(lián)電阻值通常較高。將寄生電阻、電容和電感添加到實(shí)際的PCB連接中后，連接上的最終阻抗稱(chēng)為特征阻抗Zo。線(xiàn)徑越寬，離電源/地越近，或隔離層介電常數(shù)越高，特點(diǎn)阻抗越小。傳輸線(xiàn)與接收端的阻抗不一致時(shí)，輸出的電流信號(hào)和信號(hào)的最終穩(wěn)定狀態(tài)不同，信號(hào)在接收端反射，該反射信號(hào)返回信號(hào)發(fā)射端，再次反射。隨著能量的減弱反射信號(hào)的幅度減小，直到信號(hào)的電壓和電流穩(wěn)定為止。這種效果叫振動(dòng)，信號(hào)的振動(dòng)在信號(hào)的上升沿和下降沿常見(jiàn)。

        五、傳輸線(xiàn)效應(yīng)

            根據(jù)上述定義的傳輸線(xiàn)模型，總結(jié)起來(lái)，傳輸線(xiàn)對(duì)整個(gè)電路設(shè)計(jì)有以下效果。

            1、反射信號(hào)Reflectedsignals。

                若有一條線(xiàn)路沒(méi)有正確的結(jié)束(終端匹配)，驅(qū)動(dòng)終端的信號(hào)脈沖在接收終端反射，引起不期待的效果，信號(hào)輪廓變形。失真變形非常顯著時(shí)，會(huì)引起各種錯(cuò)誤，造成設(shè)計(jì)失敗。同時(shí)，失真變形的信號(hào)增加了噪敏感性，也導(dǎo)致設(shè)計(jì)失敗。如果不充分考慮上述情況，EMI將顯著增加，不僅會(huì)影響自己的設(shè)計(jì)結(jié)果，還會(huì)導(dǎo)致整個(gè)系統(tǒng)的失敗。

                反射信號(hào)產(chǎn)生的主要原因是過(guò)長(zhǎng)的線(xiàn)路不符合結(jié)束的傳輸線(xiàn)、過(guò)量的電容器和電感器以及阻抗不符。

            2、延遲和時(shí)序錯(cuò)誤Delay&TImingerrors。

                信號(hào)延遲和時(shí)序的錯(cuò)誤表現(xiàn)在，信號(hào)在邏輯電平的高度和低門(mén)限制之間變化時(shí)，信號(hào)不會(huì)跳躍。信號(hào)延遲過(guò)多可能導(dǎo)致時(shí)序錯(cuò)誤和設(shè)備功能混亂。通常有多個(gè)接收端時(shí)會(huì)出現(xiàn)問(wèn)題。電路設(shè)計(jì)師必須確定最壞情況下的時(shí)間延遲，以確保設(shè)計(jì)的正確性。信號(hào)延遲的原因:過(guò)載，線(xiàn)路過(guò)長(zhǎng)。

            3、多次跨越邏輯電平門(mén)限制錯(cuò)誤的FalseSwitching。

                信號(hào)在跳躍過(guò)程中可能多次超越邏輯電平門(mén)限制，導(dǎo)致該類(lèi)型的錯(cuò)誤。多次跨越邏輯電平門(mén)限制錯(cuò)誤是信號(hào)振動(dòng)的特殊形式，即信號(hào)振動(dòng)發(fā)生在邏輯電平門(mén)限制附近，多次跨越邏輯電平門(mén)限制會(huì)導(dǎo)致邏輯功能紊亂。反射信號(hào)產(chǎn)生的原因:過(guò)長(zhǎng)的線(xiàn)路、未結(jié)束的傳輸線(xiàn)路、過(guò)量的電容器和電感器、阻抗失配。

            4、過(guò)沖和下沖Overshoot/Undershoot。

                過(guò)沖和下沖來(lái)源于過(guò)長(zhǎng)或信號(hào)變化過(guò)快的原因。雖然大部分元件接收端都有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元件電源的電壓范圍，損壞元件。

            5、串?dāng)_ InducedNoise(orcrosstalk)

                串?dāng)_表現(xiàn)在一信號(hào)線(xiàn)上通過(guò)信號(hào)時(shí)，在PCB板上相鄰的信號(hào)線(xiàn)上感應(yīng)到相關(guān)的信號(hào)。

                信號(hào)線(xiàn)離地線(xiàn)越近，線(xiàn)的間隔越大，產(chǎn)生的干擾信號(hào)越小。異步信號(hào)和鐘表信號(hào)容易引起串?dāng)_。因此，排除的方法是移動(dòng)發(fā)生混亂的信號(hào)或屏蔽被嚴(yán)重干擾的信號(hào)。

            6、電磁輻射EMIradiaTIon。

                EMI(Electro-MagneTIcInterference)是電磁干擾，發(fā)生的問(wèn)題包括過(guò)度的電磁輻射和對(duì)電磁輻射的敏感性。EMI在數(shù)字系統(tǒng)加電運(yùn)行時(shí)，對(duì)周?chē)h(huán)境輻射電磁波，妨礙周?chē)h(huán)境中電子設(shè)備的正常工作。其主要原因是電路工作頻率過(guò)高，布局布線(xiàn)不合理。目前有進(jìn)行EMI模擬的軟件工具，但EMI模擬器昂貴，設(shè)置模擬參數(shù)和邊界條件困難，直接影響模擬結(jié)果的準(zhǔn)確性和實(shí)用性。最常見(jiàn)的做法是將掌握EMI的各項(xiàng)設(shè)計(jì)規(guī)則應(yīng)用于設(shè)計(jì)的各個(gè)環(huán)節(jié)，實(shí)現(xiàn)在設(shè)計(jì)的各個(gè)環(huán)節(jié)的規(guī)則驅(qū)動(dòng)和掌握。

        六、避免傳輸線(xiàn)效應(yīng)的方法。

            針對(duì)上述傳輸線(xiàn)問(wèn)題導(dǎo)入的影響，我們從以下幾個(gè)方面談如何掌握這些影響。

            1、嚴(yán)格控制重要網(wǎng)線(xiàn)的行走長(zhǎng)度。

                如果設(shè)計(jì)有高速跳躍的邊緣，必須考慮PCB板有傳輸線(xiàn)效果的問(wèn)題?，F(xiàn)在普遍使用的時(shí)鐘頻率高的快速集成電路芯片有這樣的問(wèn)題。解決這個(gè)問(wèn)題有幾個(gè)基本原則。采用CMOS或TTL回路設(shè)計(jì)時(shí)，工作頻率在10MHz以下，接線(xiàn)長(zhǎng)度在7英寸以下。工作頻率在50MHz的布線(xiàn)長(zhǎng)度必須在1.5英寸以下。如果工作頻率達(dá)到或超過(guò)75毫米，布線(xiàn)長(zhǎng)度應(yīng)為1英寸。GaAs芯片的最大接線(xiàn)長(zhǎng)度應(yīng)為0.3英寸。如果超個(gè)標(biāo)準(zhǔn)，就會(huì)出現(xiàn)傳輸線(xiàn)的問(wèn)題。

            2、合理規(guī)劃線(xiàn)路拓?fù)浣Y(jié)構(gòu)。

                解決傳輸線(xiàn)效果的另一種方法是選擇正確的布線(xiàn)路徑和終端拓?fù)浣Y(jié)構(gòu)。布線(xiàn)的拓?fù)浣Y(jié)構(gòu)是指網(wǎng)線(xiàn)的布線(xiàn)順序和布線(xiàn)結(jié)構(gòu)。在使用高速邏輯器件時(shí)，除非線(xiàn)路分支長(zhǎng)度短，否則邊緣快速變化的信號(hào)會(huì)被信號(hào)主干線(xiàn)路上的線(xiàn)路分支扭曲。通常，PCB電纜采用菊花鏈和星形(Star)分布的基本拓?fù)浣Y(jié)構(gòu)。

對(duì)于菊花鏈布線(xiàn)，布線(xiàn)從驅(qū)動(dòng)端開(kāi)始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來(lái)改變信號(hào)特性，則串聯(lián)電阻的位置應(yīng)緊貼驅(qū)動(dòng)端。在掌握走線(xiàn)的諧波干擾方面，菊花鏈的走線(xiàn)效果最好。但是，這種布線(xiàn)方式的布線(xiàn)率最低，100%的布線(xiàn)不容易。在實(shí)際設(shè)計(jì)中，菊花鏈布線(xiàn)的分支長(zhǎng)度應(yīng)盡可能短，安全長(zhǎng)度值應(yīng)為StubDelay=Trt*0.1

                比如，高速TTL電路中的分支端長(zhǎng)度應(yīng)小于1.5英寸。這種拓?fù)浣Y(jié)構(gòu)占有的布線(xiàn)空間小，可以用單一電阻匹配結(jié)束。但是，這種接線(xiàn)結(jié)構(gòu)在不同信號(hào)接收端的信號(hào)接收不同步。

                星形拓?fù)浣Y(jié)構(gòu)能夠 有效地避免鐘表信號(hào)的不同步問(wèn)題，但在密度高的PCB板上手動(dòng)完成布線(xiàn)非常困難。采用自動(dòng)布線(xiàn)器是完成星形接線(xiàn)的最佳方法。每個(gè)分支都需要終端電阻。終端阻力的阻力值必須與連接的特征阻力一致。這能夠 手動(dòng)計(jì)算，也可以通過(guò)CAD工具計(jì)算特征阻抗值和終端匹配阻抗值。

                以上兩個(gè)例子中使用簡(jiǎn)單的終端電阻，實(shí)際上能夠 選擇使用更復(fù)雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端能夠 減少功耗，但只能用于信號(hào)工作相對(duì)穩(wěn)定的情況。這種方式最適合時(shí)鐘線(xiàn)信號(hào)的一致處理。缺點(diǎn)是RC匹配終端的電容量可能會(huì)影響信號(hào)的形狀和傳播速度。

串聯(lián)電阻匹配終端不會(huì)產(chǎn)生額外的功耗，但會(huì)減慢信號(hào)的傳輸。該方式用于時(shí)間延遲影響較小的總線(xiàn)驅(qū)動(dòng)電路。串聯(lián)電阻匹配終端的優(yōu)點(diǎn)是能夠 減少板上部件的使用量和連接密度。

                最后一種方式是分離匹配終端，這種方式的匹配部件需要放在接收終端附近。其優(yōu)點(diǎn)是不降低信號(hào)，避免噪音。典型用于TTL輸入信號(hào)(ACT、HCT、FAST)。

                另外，還必須考慮終端匹配電阻的包裝型和安裝型。通常，SMD表面的安裝電阻低于通孔部件，因此SMD安裝部件優(yōu)先。選擇普通直插電阻時(shí)，垂直方式和水平方式也有兩種安裝方式。

                垂直安裝方式中電阻的一條安裝管腳短，可減少電阻與電路板之間的熱阻，使電阻的熱量更容易散發(fā)到空氣中。但是，長(zhǎng)垂直安裝會(huì)增加電阻的電感。水平安裝方式因安裝低而有較低的電感。但是，過(guò)熱的電阻漂移，最壞的情況下電阻開(kāi)始，PCB線(xiàn)路結(jié)束匹配失效，成為潛在的失敗因素。

            3、如何抑制電磁干擾。

                解決信號(hào)完整性問(wèn)題，改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有良好的接地。在復(fù)雜的設(shè)計(jì)中使用信號(hào)層和地線(xiàn)層是非常有效的方法。另外，最小化電路板最外層信號(hào)的密度也是減少電磁輻射的好方法，該方法能夠通過(guò)表面積層技術(shù)Build-up設(shè)計(jì)制作PCB來(lái)實(shí)現(xiàn)。表面積層通過(guò)在普通技術(shù)PCB上增加薄絕緣層和貫穿這些層的微孔組合來(lái)實(shí)現(xiàn)，電阻和電容器能夠埋在表層下面，單位面積密度增加了約2倍，因此能夠減少PCB的體積。PCB面積的縮小對(duì)線(xiàn)路的開(kāi)拓結(jié)構(gòu)有很大的影響，意味著縮小的電流回路、縮小的分支線(xiàn)路的長(zhǎng)度、電磁輻射與電流回路的面積相似的同時(shí)，小的體積特征意味著能夠使用高密度引腳封裝部件，連接長(zhǎng)度下降，電流回路減小，提高電磁兼容性

            4、其他能采用技術(shù)。

                為了減少集成電路芯片電源上的電壓瞬間過(guò)沖，集成電路芯片應(yīng)添加耦合容量。這樣能夠 有效去除電源上的毛刺影響，減少印刷板上的電源環(huán)路輻射。

                除耦電容直接連接到IC的電源管腳上，而不是連接到電源層上，其光滑毛刺的效果最好。這就是為什么有些設(shè)備插座有耦合容量，有些設(shè)備需要耦合容量距離設(shè)備的距離足夠小。

                任何高速、高耗電器件應(yīng)盡量放在一起，以減少電源電壓瞬間過(guò)沖。

                如果沒(méi)有電源層，長(zhǎng)電源連接將在信號(hào)和信號(hào)和電路之間形成成為輻射源和易感電路。

                布線(xiàn)構(gòu)成不通過(guò)同一網(wǎng)線(xiàn)或其他布線(xiàn)的環(huán)路時(shí)，稱(chēng)為開(kāi)環(huán)。環(huán)路通過(guò)同一網(wǎng)線(xiàn)的其他線(xiàn)路構(gòu)成閉環(huán)。兩種情況都成天線(xiàn)效應(yīng)(天線(xiàn)和環(huán)形天線(xiàn))。在天線(xiàn)對(duì)外產(chǎn)生EMI輻射的同時(shí)，本身也是敏感電路。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因?yàn)樗a(chǎn)生的輻射與閉環(huán)面積近似成正比。

        高速電路設(shè)計(jì)是十分復(fù)雜的設(shè)計(jì)過(guò)程，ZUKEN公司的高速電路布線(xiàn)算法和EMC/EMI分析軟件應(yīng)用于分析和發(fā)現(xiàn)問(wèn)題。進(jìn)行高速電路設(shè)計(jì)的時(shí)候需要考慮到很多因素，這些因素有時(shí)候是相互對(duì)立的。高速設(shè)備布局時(shí)位置接近，能夠減少延遲，但可能會(huì)產(chǎn)生混亂和顯著的熱效果。因此，在設(shè)計(jì)中，有必要權(quán)衡各種因素，全面考慮。它不僅滿(mǎn)足了設(shè)計(jì)要求，還降低了設(shè)計(jì)的復(fù)雜性。高速PCB設(shè)計(jì)手段的采用構(gòu)成了設(shè)計(jì)過(guò)程的控制性，只有掌握可靠，才能成功！